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Die ein oder andere kleine Überraschung gibts bei der schrittweisen Entblätterung der nächsten Xeon-Phi-Architektur schon, etwa die tatsächliche Zahl der physischen Kerne auf dem Chip.

Häppchenweise gibt Intel immer weitere Details zur Architektur der nächsten Generation seines Supercomputer-Coprozessors Xeon Phi [1] bekannt. Auf der Hot-Chip-Konferenz bestätigte KNL-Chefarchitekt Avinsh Sodani nun, dass der für Ende des Jahres vorgesehene Xeon Phi x200 (Knights Landing) sogar zwei Kacheln mit insgesamt vier Kernen mehr aufweist, als bislang kundgetan wurde. Diese sind aber nicht freigeschaltet, sondern dienen der Reserve für Ausbeuteoptimierung (Yield Rate).

Die bislang bekannten 72 Arbeits-Kerne sind beim Xeon Phi Knights Landing in Kacheln (Tiles) zu zweit organisiert, die dann in einem 2D-Mesh zusammen mit den Speicher-Controllern, dem PCIe-3.4-Interface und dem DMI-Controller kommunizieren. Rein physisch befinden sich mit den zusätzlichen Kernen aber insgesamt 76 Kerne beziehungsweise 38 Kacheln auf dem Chip. Zusammen mit den beiden Speicher-Controllern und zwei PCIe/DMI-Controllern sind sie in einem 6x7-Feld angeordnet.

Theoretisch könnte man natürlich für jeden Chip so viele Kacheln freischalten wie funktionieren. Das hat Intel aber zumindest zunächst nicht vor, erklärte Sodani. Das passt auch nicht ins Mesh-Konzept, wo man unter anderem den Chip in vier virtuelle Quadranten aufteilen kann. Dann wäre es schon zweckmäßig, wenn die Kachelzahl durch vier teilbar ist.

(as [2])

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https://www.heise.de/-2791145

Links in diesem Artikel:
[1] https://www.heise.de/news/Hot-Chips-Details-zu-Intels-Supercomputer-Beschleuniger-Xeon-Phi-Knights-Landing-2788778.html
[2] mailto:as@ct.de

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