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Wie geplant soll 2009 die Serienfertigung von Prozessoren mit 32-nm-Strukturen anlaufen, wobei nun auch Intel auf Immersionslithografie mit 193-nm-Laserlicht setzt.

Demonstriert hatte Intel erste SRAM-Muster aus der 32-Nanometer-Fertigung bereits [1] vor mehr als einem Jahr, nun hat das Unternehmen nach eigenen Angaben die Entwicklung der neuen Fertigungstechnik abgeschlossen und will – wie geplant – die Serienfertigung im kommenden Jahr hochfahren. Zu den ersten 32-nm-Prozessoren soll Westmere gehören, das ist der bis auf die kleineren Strukturen nur wenig veränderte Nachfolger des kürzlich mit 45-nm-Technik als Core i7 eingeführten Nehalem.

Anders als viele [2] Konkurrenten [3] belichtet Intel die 45-nm-Strukturen beim P1266-Fertigungsprozess [4], den Intel weltweit in vier Fab [5]s implementiert hat, noch "trocken". Mit dem 32-nm-Prozess P1268 wechselt nun auch Intel auf Immersionslithografie, bei der zwischen dem Linsensystem des Belichters und dem Wafer [6] eine Flüssigkeit eingebracht wird, um die numerische Apertur zu erhöhen.

Noch 2004 [7] (PDF-Datei) hatte Intel geplant, die Masken bei der 32-nm-Chipgeneration mit EUV-Lithografie [8] auf die Wafer zu projizieren; damals war die 193-nm-Technik mit den etablierten Argon-Fluorid-(ArF-)Laserlichtquellen als Backup betrachtet worden. Die 157-nm-Technik hatte Intel bereits 2003 verworfen [9]. Mittlerweile geht man bei Intel anscheinend davon aus, 193-nm-Immersionslithografie auch für die (ab 2011 erwartete) 22-Nanometer-Fertigung zu verwenden (P1270). Ob EUV-Lithografie bei Intel dann 2013 mit der 16-nm-Fertigung oder erst 2015 mit der 11-nm-Fertigung kommt, scheint völlig offen. Seit ungefähr zehn Jahren forscht Intel gemeinsam mit der Uni Berkeley [10], dem Sandia National Laboratory [11] und dem Lawrence Livermore National Laboratory [12] an der EUV-Lithografie, in den letzten Jahren hat Intel darüber auffallend wenig berichtet.

Wie bei der 45-nm-Technik setzt Intel auch bei der 32-nm-Generation auf "HKMG", also eine "High-k"-Isolationsschicht (aus einer Hafniumverbindung) zwischen den Gate-Elektroden und den Kanälen der Chip-Transistoren, die eine besonders hohe Dielektrizitätszahl aufweist, sowie auf Gate-Elektroden aus einer speziellen Metalllegierung (Metal Gate). Zur Isolation der Kupfer-Verbindungspfade auf dem Chip von ihrer Umgebung kommen hingegen Low-k-Materialien zum Einsatz.

Mit dem P1268-Prozess will Intel – so wie das auch andere Chiphersteller mit jeder neuen Generation ihrer Fertigungstechnik tun – auch die Strain-Technik optimiert haben, die gezielte Verspannungen im Kristallgitter erzeugt, um die Beweglichkeit der Ladungsträger im Halbleiter zu steigern. HKMG und Strain-Verfahren tragen letztlich dazu bei, dass die einzelnen Transistoren entweder sparsamer arbeiten als ihre Vorgängergeneration oder höhere Taktfrequenzen erreichen.

Intel hat die Erfolge bei der Entwicklung der 32-nm-Fertigungstechnik jetzt veröffentlicht, weil in der kommenden Woche wieder das International Electron Devices Meeting (2008 IEDM [13]) der IEEE [14]/IEDM stattfindet. Dort will Intel sich auch kurz über Fortschritte bei der Entwicklung der 22-nm-Fertigungstechnik äußern. Auch IBM und die IBM Alliance wollen nächste Woche über ihre 22-nm-Fortschritte [15] sprechen. (ciw [16])

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Links in diesem Artikel:
[1] https://www.heise.de/news/IDF-Otellini-powert-mit-Penryn-32-nm-Chips-und-Mobiltechnik-176549.html
[2] https://www.heise.de/news/Texas-Instruments-sieht-sich-bei-45-Nanometer-Lithografie-vorne-Update-131543.html
[3] https://www.heise.de/news/AMD-zeigt-Wafer-mit-45-Nanometer-Test-Chips-177319.html
[4] https://www.heise.de/news/Intel-produziert-erste-45-nm-Chips-168869.html
[5] http://www.heise.de/glossar/entry/Fabrication-plant-395566.html
[6] http://www.heise.de/glossar/entry/Wafer-395564.html
[7] ftp://download.intel.com/technology/silicon/Ken_David_GSF_030604.pdf
[8] https://www.heise.de/news/Weltweit-erste-EUV-Anlage-von-ASML-wird-bei-IMEC-installiert-156815.html
[9] https://www.heise.de/news/Intel-steigt-aus-der-Entwicklung-der-157-nm-Lithografietechnik-aus-79623.html
[10] http://www.coe.berkeley.edu/labnotes/0303/bokor.html
[11] http://www.ca.sandia.gov/8700/projects/content.php?cid=180
[12] http://physci.llnl.gov/Research/IST/euvl.html
[13] http://www.his.com/~iedm/
[14] http://www.ieee.org/
[15] https://www.heise.de/news/IBM-und-Chip-Entwicklungspartner-praesentieren-22-Nanometer-SRAM-Zelle-197242.html
[16] mailto:ciw@ct.de

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